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【新闻】防闪存电荷泄漏又提高写入速度的方法亮相吸塑包装

发布时间:2020-10-18 17:32:17 阅读: 来源:码垛机厂家

<P><FONT face=Courier size=2>&nbsp;&nbsp;&nbsp; 在“21th Nonvolatile Semiconductor Memory Workshop(第21届非挥发性半导体内存学会,NVSMW 2006)”第二天的题为“High K Dielectrics/ Nano Crystal Memories”的分会上,可防止伴随工艺微细化而出现的蓄积电荷泄漏、提高数据写入速度的新方法相继被提出。比利时IMEC和荷兰皇家飞利浦电子分别发表了浮游栅型和SONOS型闪存的相应对策。 </FONT></P><FONT face=Courier>

<P><BR></FONT><SPAN class=px14><FONT id=FontSizeSettings4><BR><FONT face=Courier size=2>  伴随闪存工艺的微细化,施加在控制栅上的电压必须降低。此时,为提高数据写入速度,就需要减小隔开电荷蓄积层与底板间的沟道氧化膜的厚度。这样一来,蓄积电荷就会透过沟道氧化膜渗漏到底板上,使数据的保持性恶化。沟道氧化膜厚度方面,90~70nm工艺的浮游栅型闪存为6~8nm、SONOS型为4~5nm。

<P><SPAN class=px14><FONT><FONT face=Courier size=2></FONT>&nbsp;</P>

<P><FONT face=Courier size=2>  沟道氧化膜采用多层结构 </FONT></P>

<P><FONT face=Courier size=2></FONT>&nbsp;</P>

<P><FONT face=Courier size=2>  IMEC针对浮游栅型闪存提出的解决方案是:沟道氧化膜不采用单层SiO2,而是采用多层构造。针对电子的能量阻挡层厚度在写入时变薄、电荷蓄积时变厚。这样,就可以在提高写入速度的同时,防止电荷渗漏到底板上。 </FONT></P>

<P><FONT face=Courier size=2></FONT>&nbsp;</P>

<P><FONT face=Courier size=2>  具体而言,沟道氧化膜采用的是SiO2 2nm/Al2O3 8nm/SiO2 2nm三层结构。虽然整体厚度共12nm,但在写入时能量带会因施加在控制栅上的电压而变形,能量阻挡层变为SiO2膜一层的2nm厚度。因此,即使施加电压降低也可以高速写入。另一方面,在不向控制栅施加电压的数据蓄积阶段,能量阻挡层的厚度依然是12nm。这样,电荷就不会泄漏到底板上。该公司表示,在120℃条件下数据可保存10年。 </FONT></P>

<P><FONT face=Courier size=2></FONT>&nbsp;</P>

<P><FONT face=Courier size=2>  沟道氧化膜采用HfSiON </FONT></P>

<P><FONT face=Courier size=2></FONT>&nbsp;</P>

<P><FONT face=Courier size=2>  而飞利浦针对SONOS型闪存提出的方法是:沟道氧化膜使用高介电率(high-k)膜,以加大实际膜厚(effective oxide thickness: EOT)。 </FONT></P>

<P><FONT face=Courier size=2></FONT>&nbsp;</P>

<P><FONT face=Courier><FONT size=2>  高介电率材料使用的是有望应用于45nm(hp65)工艺逻辑LSI的HfSiON(氮氧硅铪)。目标是简化与逻辑LSI混载时的工序。将Si的组成比提高到77%、k值调整至大约6,把HfSiON膜的厚度设定为4nm。26Kbit存储阵列试制结果显示,将数据保持特性指标——10年后阈值电压余量(Margin)比沟道氧化膜使用SiO2nm时提高了60%。</FONT> </P></FONT></FONT></SPAN>

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